vlsi- все статьи тега

Регистры Сдвига Verilog

Я очень новичок в языке HDL. У меня есть вопрос о том, как запрограммировать регистр сдвига. (я знаю, что перехожу в другую сторону). Почему в книге используется wire[N-1:0] r_next? в чем недостаток моей реализации? Спасибо Моя первая попытка выглядит следующим образом module lesson04#(parameter N=8)( input wire clk, reset, input wire data, output wire out ); reg [N-1: 0] r_reg; always @(posedge clk or negedge reset) begin if(!reset) r_reg =0; else r_ ...